台积电2nm工艺重大突破！2023年风险试产良率或达90%

据台湾经济日报报道，台积电2nm工艺取得重大突破，研发进度超前，业界看好其2023年下半年风险试产良率就可以达到90%。供应链透露，有别于3nm和5nm采用鳍式场效应晶体管（FinFET），台积电的2nm工艺改用全新的多桥通道场效电晶体（MBCFET）架构。

据悉，台积电去年成立了2nm专案研发团队，寻找可行路径进行开发。考量成本、设备相容、技术成熟及效能表现等多项条件，2nm采以环绕闸极（GAA）制程为基础的MBCFET架构，解决FinFET因制程微缩产生电流控制漏电的物理极限问题。

极紫外光（EUV）微显影技术的提升，使台积电研发多年的纳米片（Nano Sheet）堆叠关键技术更为成熟，良率提升进度较预期顺利。台积电此前透露2nm研发生产将在新竹宝山，规划P1到P4四个超大型晶圆厂，占地90多公顷。

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以台积电2nm目前的研发进度研判，供应链预计台积电2023年下半年可望进入风险性试产，2024年正式量产。今年4月也有报道指出，台积电已经在研究2024年的2nm iPhone处理器，并且已经开始研究2nm以下的节点。

晶体管是突破先进半导体制程的关键。比如在45nm的阶段，业界引入了high-k值绝缘层/金属栅极（HKMG）工艺，在32nm处引入了第二代 high-k 绝缘层/金属栅工艺。但当晶体管尺寸小于25nm时，传统的平面场效应管的尺寸已经无法缩小。

加州大学伯克利分校胡正明教授发明的鳍式场效晶体管（Fin Field-Effect Transistor）解决了这一问题，其主要思想就是将场效应管立体化，这种新的互补式金氧半导体晶体管，可以改善电路控制并减少漏电流，缩短晶体管的闸长。

得益于FinFET 的发明，2011年英特尔推出了商业化的22nm FinFET。此后，基于FinFET业界将半导体制程从22nm一直向前推进到如今的5nm。但5nm制程已经将晶体管缩至原子级，硅原子的直径是0.117nm，3nm差不多是25个硅原子首尾相连的长度。

想要继续微缩半导体制程，需要引入新的技术。台积电2nm采用的GAA（Gate-all-around，环绕闸极）或称为GAAFET，它和FinFETs有相同的理念，不同之处在于GAA的栅极对沟道的四面包裹，源极和漏极不再和基底接触。

根据设计的不同，GAA也有不同的形态，目前比较主流的四个技术是纳米线、板片状结构多路桥接鳍片、六角形截面纳米线、纳米环。

三星对外介绍的GAA技术是Multi-Bridge Channel FET（MBCFET），即板片状结构多路桥接鳍片。

台积电同样采用MBCFET架构。台积电总裁魏哲家日前于玉山科技协会晚宴专讲时透露，台积电制程每前进一个世代，客户的产品速度效能提升30%- 40%，功耗可以降低20%-30%。

在GAA技术的采用上，三星更显激进。据悉三星3nm就会导入GAA，使其3nm工艺相比7nm性能提升35%，功耗降低50%。但台积电要到2nm才会导入GAA技术。

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GAA可以带来性能和功耗的降低，但成本也非常高。市场研究机构International Business Strategies (IBS)给出的数据显示，28nm之后芯片的成本迅速上升。28nm工艺的成本为0.629亿美元， 5nm将暴增至 4.76 亿美元。三星称其3nm GAA 的成本可能会超过5亿美元。

新的晶体管也可能带来革命性的改变，雷锋网今年6月报道，一种叫做Bizen的晶体管架构，可能从另一方向打破CMOS极限。